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DDR DDR BA 數據信號質量測試

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發布時間: 2023-12-16 02:46
最后更新: 2023-12-16 02:46
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發布企業資料
詳細說明
MPR: Multi-purpose register. 多用途寄存器。
MPR的功能是讀出一個預先設定的系統時序校準比特序列。
     為了使能MPR功能,需要在MRS的寄存器MR3的A2位寫1,并且在此之前需要將ddr3的所有bank處于idle狀態;     一旦MPR被使能后,任何RD和RDA的命令都會被引入到MPR寄存器中,當MPR寄存器被使能后,     除非MPR被禁止(MR3的A2=0),否則就只有RD和RDA被允許。
在MPR被使能的時候,RESET功能是被允許的。
Precharge Power Down: bank在in-progress命令后關閉Active Power Down:bank在in-progress命令后依然打開Idle:所有的bank必須預先充電,所有時序滿足,DRAM的ODT電阻,RTT必須為高阻。
  CWL:CAS write latency. 以時鐘周期為單位,在內部寫命令和位輸入數據的時間延時,該單位始終為整數。
        在操作過程中,所有的寫延時WL被定義為AL(Additive Latency)+CWL。
Rtt: Dynamic ODT.DDR3引入的新特性。
在特定的應用環境下為了更好的在數據總線上改善信號完整性,       不需要特定的MRS命令即可以改變終結強度(或者稱為終端匹配)。
在MR2中的A9和A10位設置了Rtt_WR。
Ddr3中,       有兩種RTT值是可以選擇的,一種是RTT_Nom,另一種是RTT_WR;Rtt_Nom是在沒有寫命令的時候被選擇的,       當有了寫命令后,ODT就會變成Rtt_wr,當寫命令結束后,又會回到Rtt_nom。
也就是說,RTT在ODT使能后,出現,       當總線上沒有數據的時候,采用的RTT值為RTT_nom;而當總線上有了數據后,要求此時的ODT的值為Rtt_wr。
       具體的DDR3的ODT產生時序見圖2。
當ODT被使能后,必須要保持高電平ODTH4個時鐘周期才可以有效;       如果寫命令被放入寄存器并且ODT是高,那么ODT必須保持ODTH4或者ODTH8,這樣ODT才可以有效。

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